RTL για επεξεργασία σήματος FIR, με βάση datapath VHDL, MAC, μνήμη, λογική ελέγχου, testbenches και υλοποίηση στο Vivado.
Το πρόβλημα
Το υλικό επεξεργασίας σήματος απαιτεί το αριθμητικό datapath, την ακολουθία ελέγχου, την αποθήκευση συντελεστών και το περιβάλλον επαλήθευσης να συμφωνούν κύκλο προς κύκλο.
Τι φτιάχτηκε
Ψηφιακά components για FPGA με επίκεντρο ένα datapath FIR: λογική πολλαπλασιασμού-συσσώρευσης, RAM/ROM, control units, testbenches και παραλλαγές υλοποίησης για ZYBO.
Τεχνική προσέγγιση
- Τροφοδοσία δειγμάτων και συντελεστών μέσω components μνήμης
- Συσσώρευση γινομένων μέσω datapath MAC
- Συντονισμός της λειτουργίας με ρητή λογική ελέγχου
- Επαλήθευση συμπεριφοράς με testbenches VHDL
- Διέλευση του σχεδίου από σύνθεση και υλοποίηση στο Vivado
Αποφάσεις μηχανικής
- Διαχωρισμός του datapath, της μνήμης και του ελέγχου σε μονάδες RTL που δοκιμάζονται ξεχωριστά.
- Δεν δημοσιεύονται ισχυρισμοί για πόρους, συχνότητα και αριθμητικά αποτελέσματα μέχρι να ελεγχθεί η τελική υλοποίηση.
- Το πλαίσιο ZYBO θεωρείται επαληθευμένο μόνο όπου το υποστηρίζουν τα αρχεία του repository.
Πώς ελέγχθηκε
- Το repository περιλαμβάνει το fir.vhd, testbenches FIR και παραλλαγές για ZYBO.
- Υπάρχουν τα components VHDL για MAC, RAM, ROM και control unit.
- Υπάρχουν αρχεία σύνθεσης και υλοποίησης του Vivado.
Τι δείχνει
Βάσεις στην ψηφιακή επεξεργασία σήματος και στο RTL: διαχωρισμός datapath και ελέγχου, ενσωμάτωση μνήμης και ροή υλοποίησης.
Για την πηγή
Ακαδημαϊκό έργο R&D. Οι ακριβείς μετρήσεις της υλοποίησης δεν δημοσιεύονται μέχρι να επαληθευτούν.